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固然对于计较和新内存类型（举例高带宽内存 (HBM)）的预备许多，但东谈主工智能诓骗的兴起也对 NAND 存储建议了新的条目。这些诓骗需要不休加多的容量来复古内存密集型处理和东谈主工智能陶冶模子的数据需求。
3D NAND 制造商靠近的挑战是不绝扩大密度和容量，同期仍以适应市集的资本提供这些居品。3D NAND 存储的彭胀主要通过堆叠一层又一层的氧化物和氮化物层 (ONON) 并在其中蚀刻孔（也称为存储通谈）来齐备。ONON 堆栈中的氮化物是殉国层，被钨取代以形成字线（图 1）。但是，连年来，彭胀变得愈加艰苦和复杂。
Lam Research 集团副总裁兼蚀刻居品部总司理 Harmeet Singh 博士示意：“跟着行业目下着眼于本世纪末或之后不久齐备 1,000 层路线图，咱们靠近着一些关节挑战。咱们正在与主要客户积极互助，通过蚀刻立异以过火他先进制造工艺要领实时经管这些问题。”
Lam 在蚀刻范围领有丰富的训戒，包括 20 多年担任干式等离子蚀刻市集请示者的训戒，以及 10 多年担任 NAND 高妙宽比蚀刻市集请示者的训戒，触及 7 代竖立。“突出 1 亿片 NAND 晶圆的内存通谈齐是由 Lam 介电蚀刻机创建的，”Singh 说谈。
在创建 3D NAND 时，氧化物和氮化物层的数目基本上决定了存储单元的数目，从而决定了竖立的存储密度和容量。每个垂直存储串齐从创建一个圆柱形孔启动，该孔的直径可能约为 100nm，深度为 5-6 μm（纵横比为 50-60:1），并穿透 128 层。
蚀刻特地深且精准的高纵横比 (HAR) 圆柱形孔的难度只会跟着层数和相应的堆叠厚度而加多。当数百层 ONON 膜被图案化以创建临界尺寸为 100-115 纳米的孔时，这会将蚀刻纵横比（深度/宽度）推高至 100:1 以上。
“孔的深度与直径之比目下已突出 50:1，”Singh 说谈。“跟着垂直缩放的发生，层数和孔深度齐在加多，但直径频频保握不变。”这意味着由多个层构成的 1,000 层 3D NAND 可能需要纵横比高达 100:1 的孔。“这条目内存通谈蚀刻具有原子级精度，”他说谈。
在如斯小的尺寸下创建如斯高纵横比的孔是难以交融的，尤其是当你研讨到孔的“轮廓”必须从上到下接近齐备时，况且在坐褥中，可能在 300 毫米晶圆上形成 100 万亿个这么的孔。Singh 示意，创建这种高精度通谈模式对于垂直缩放、横向缩放和逻辑缩放（举例从 TLC 到 QLC 及更高）至关迫切。
“频频，当咱们蚀刻时，物理和化学身分会导致圆柱体的底部小于圆柱体的顶部，因为反映物到达特征底部存在内在终结，”Singh 解说谈。“圆柱体有变成圆锥体的趋势。”
Singh 示意，打造齐备圆柱体的一个经管决议是继承 Lam 开荒的脉冲功率等离子时刻，该时刻可在极短的脉冲中使用极高功率。“跟着堆栈越来越高，咱们一直在进步离子能量，”他说。“这么作念的自制在于，咱们一直保握平均功率不变，但加多脉冲的峰值功率。这进步了离子的成果，”他说。
Lam 还继承了新的“低温”蚀刻时刻，这种时刻不错使用迥殊的蚀刻气体夹杂物，与其他蚀刻立异时刻相勾通，有助于在高纵横比的孔中取得近乎齐备的轮廓。低温蚀刻是指低于 0°C 的蚀刻工艺。把柄 Lam Research 最近的一篇论文，在如斯低的温度下，会发生从化学吸附到物理吸附的篡改，物理吸附是指吸附时不形成化学键的历程。由于未解离的中性物资的物理吸附，这会导致名义的中性物资浓度更高，蚀刻速率也更高。蚀刻副产物的吸附增强，无需添加团聚气体即可限度轮廓。
“由于堆栈变得如斯之高，咱们对低温蚀刻所用的化学方法进行了篡改和立异，并加多了与参与蚀刻的中性物资的协同作用，从而取得了比以前更高的蚀刻速率，”Singh 说。
Lam低温蚀刻时刻勾通了岑岭峰值电压处理、低温晶圆温度和工艺化学立异，与传统 HAR 蚀刻比拟，蚀刻速率进步了 2.5 倍，轮廓精度进步了 2 倍。
Lam 是第一家在 2019 年将低温 HAR 蚀刻引入大齐量坐褥的公司，目下领有突出 7,500 台插足坐褥的 HAR 电介质蚀刻室。在已装置的近 1,000 台蚀刻室上，已有突出 500 万片晶圆使用 Lam 低温工艺进行了蚀刻。
“这对咱们来说是一次硕果累累的旅程。咱们匡助客户将 NAND 从 2D 过渡到 3D NAND，并将 3D NAND 彭胀到今天的水平。蚀刻时刻的握续立异将是齐备 1,000 层 3D NAND 的关节，”Singh 说谈。
三星的1000层NAND念念考
3D NAND 闪存不休变得愈加复杂。3D NAND闪存的堆叠层数从2013年的24层（堆叠字线数目）启动，到9年后的2022年加多了约10倍，达到236层。次年（2023年），秘书开荒出321层3D NAND闪存（以下简称3D NAND闪存）。
加多层叠字线（单元晶体管的栅极线）数目的“高层时刻”是进步3D NAND闪存存储密度（单元面积的存储容量）的最迫切时刻。这是因为，若是将字线层数加倍，把柄浅近计较，存储密度也会加倍。
最大的3D NAND闪存制造商三星电子（以下简称三星）瞻望，在不久的将来，堆叠字线的数目将突出1,000层，并正在进行时刻开荒，目的是齐备1,000层。其中一部分是在2023年12月9日至13日在好意思国举行的国外学术会议“IEDM 2023”（上公布的。
现时的3D NAND闪存时刻一代（首先进的一代）正处于第8代（“第8代V-NAND”或三星称之为“V8”）到第9代（“V9”）的风口浪尖。第8代（V8）最多有236层，原型芯片已在2022年2月的国外会议ISSCC上公布。同庚11月7日，三星精良秘书启动量产继承V8时刻和TLC时刻（3bit/cell时刻）相勾通的存储容量为1Tbit的3D NAND闪存。
把柄以往的发展趋势，假定每代高度加多1.35倍傍边，不错预测2030年V13代的层叠字线数目将突出1000条。2022 年 12 月，三星在那时刻博客上秘书，其目的是“到 2030 年将 3D NAND 时刻发展到 1,000 层”。
在IEDM 2023的邀请演讲中，达到1000层傍边的3D NAND一代被称为“V13”一代，毫无疑问，其发展目的是“将堆叠字线数目加多到1000层”。2030 年的“V13”一代。”等于这么。
三星在 IEDM 邀请演讲启动时指出，3D NAND 闪存层的速率正在呈指数级增长。起初，毛糙需要五代才调达到 100 层。
对于三星来说，第5代（V5）有92层，第6代（V6）有128层。但是，从第六代（V6）的128层启动，制作app要多少钱只过了两代就加多了100层。V6之后的下一代第8代（V8）的堆叠字线数目已达到最大236层。这意味着 V6 之上堆叠了 108 层。
若是不绝这么下去，第9代（V9）将达到300层以上，第10代（V10）将达到430层，第11代（V11）将达到580层不是吗）。一代加多了100层，一代在上头加多了150层。
天然，这种高度的加多极地面加多了通谈通孔(通谈孔)等的纵横比。跟着蚀刻和成膜难度的加多，工艺资本（制造竖立的价钱加多和产量下跌）加多。
为了尽可能地裁汰纵横比，需要减小字线层和层间绝缘膜的厚度。把柄芯片分析做事公司TechInsights公布的数据，在2023年8月的闪存有关当作“闪存峰会（FMS）”上，三星的字线间距（垂直方针）是各大3D NAND闪存公司中最高的。它比阿谁更窄。换句话说，咱们主动将字线（栅极层）和绝缘膜（间隔层）作念得更薄。
但是，字线间距的减小意味着垂直相邻单元晶体管之间的电烦躁加多。以前绝交平面 NAND 闪存微型化的相通问题也出目下 3D NAND 闪存上。
字线和绝缘层的厚度如故达到了40nm傍边的薄化极限（系数值：节距），况且从第8代（V8：236层）启动，栅节距无法作念得更窄，除非选择某种门径的更正。另外，对于与建造高层建筑相通迫切的横向微型化，有一种方法是加多单元（per unit）通谈孔的数目，但这种方法确切如故达到了极限。
然后会发生什么？假定字线的最小间距为45nm，则100层等于45×100或4,500nm(4.5μm)。实质的存储单元阵列具有源极线、假造字线等，况且当治愈为存储单元串时，物理100层减少到毛糙92层。也等于说，相配于5代（V5）。反过来说，一个存储单元中的1000层字线物理上突出了1050层。45×1,050 等于 47,250nm (47.3μm)。
3D NAND 闪存封装具有四个或更多堆叠硅芯片的情况并不苛刻。还有8张和16张的居品示例。假定存储单元阵列有1,000层且厚度为50μm，底层外围电路为30μm厚，则包括芯片堆叠间隔件在内的总厚度将达到100μm。
若是封装（仅模制树脂部分）的厚度为0.9mm（900μm），则当堆叠8个芯窄小，芯片数目将达到最大值。目下，堆叠16层还有鼓胀的空间，但我不错猜想，到2030年代，堆叠16层将变得艰苦。
1. 浦项铁人俱乐部成立于1973年，球队历史曾获得5次韩K联赛冠军，4次韩国杯冠军，2次韩国联赛杯冠军，1次亚冠联赛冠军，以及在96/97/和97/98连续获得亚冠前身亚洲俱乐部锦标赛冠军等诸多赛事荣誉。
1. 全北现代成立于1994年，共计9次赢得K联赛冠军，5次捧起韩足总杯，2次称雄亚冠。
存储器时刻的变化被以为是消弱潦倒相邻单元晶体管之间电烦躁的一种技巧。闪存通过注入和索要电荷来限度单元晶体管的阈值电压来存储数据。单元晶体管必须着重由于电荷裸露而对相邻单元变成烦躁。这会拦阻变薄。
三星正在开荒的是铁电薄膜单元晶体管。将单元晶体管的栅极绝缘膜(多层)的一部分变为铁电膜，并通过改变铁电膜的极化方针来存储数据。原则上，垂直相邻单元晶体管之间的极化相反不会产生烦躁。
三星在 IEDM 的并吞会议上秘书了用于铁电单元晶体管的 3D NAND 结构原型瞎想的收尾。它还通过限度多个偏振域来复古多值存储。在论文中，三星还建议了单元晶体管的观念，其中相变存储元件叮嘱在沟谈侧。
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存储单元阵列的堆栈（船面）需要一个称为“楼梯”的区域，其中字线垂直引出。跟着沟谈孔阵列（单元晶体管阵列）区域中堆叠字线数目的加多，路线区域的面积也加多。此外，字线解码器（X-dec）电路的面积也加多。
路线和字线解码器的总硅面积将比加多字线堆叠数目更快地扩大，因此未来会出现加多字线堆叠数目不会减小硅芯片尺寸的情况。
三星预测，当堆叠字线数目突出1500层时，路线息争码器的总硅面积将突出单元晶体管阵列的面积。在具有1,500至2,500个字线堆叠的超高层区域中，加多字线堆叠的数目并不会使硅芯片变得更小（存储密度不会进步）。
因此，三星瞎想了一种方法来减少楼梯区域的面积。现时的字线斗争孔(从路线进取或向下蔓延)位于字线的端部。字线只可在一个方进取一语气。对策时刻是将字线斗争件甩掉在字线的中央，并将其一语气到字线的傍边两侧。不要创建像楼梯这么的路线区域。
此外，外围电路和字线解码器电路被创建在单独的晶片上，然后接合到存储单元阵列的晶片。通过这些勤奋，咱们将不绝减少硅芯单方面积（进步存储密度）。
在3D NAND闪存的制造历程中，会近似进行高妙宽比蚀刻（HARC（高妙宽比斗争）蚀刻）。有四种典型的 HARC 蚀刻。
Channel Hole（CHH）、Word Line Cut（WLC）、Cell Metal Contact（CMC）、Through Via（THV） 一语气侧面和顶层外围电路的过孔必须进行至少四次蚀刻工艺（围聚单元阵列的漏极侧）。这些蚀刻要领产生的资本（HARC资本）占总制变资本的相配大的比例。
但是，在制造第4代（V4：最多64层）3D NAND闪存时，HARC资本仅占系数工艺的21%。但是，从第10代（V10）启动，仅CHH就近似蚀刻四次，其他HARC则近似蚀刻两次，使总工艺资本的比例加多到35%。严格来说，HARC资本的快速加多将把举座制变资本推高到不行接受的水平。
裁汰HARC刻蚀资本的基本方法是减少刻蚀次数。三星研讨通过同期对 CHH、WLC、CMC 和 THV 进行 HARC 蚀刻来减少蚀刻要领数。这里的问题是，仅在CMC中，蚀刻深度把柄字线的高度而变化。这使得一次性蚀刻 CHH、WLC 等变得极其艰苦。
因此，咱们决定继承与CHH和WLC调换的神气对存储单元阵列的底部进行CMC蚀刻，使得蚀刻深度均匀。然后，将数目等于堆叠字线数目的CMC孔单惟一语气到适合的字线(具体一语气方法未知)。
换言之，同期形成四种类型的HARC堆栈来创建块）。建造高层及哦啊狗是通过堆叠方块来齐备的。该方法将 HARC 蚀刻资本大幅裁汰至制变资本的 18%。
说到2030年，距离目下如故是六年了（2024年）。若是谋划在六年内启动量产，那么除非目下启动开荒，不然不行能实时完成。而新的基础时刻时常会带来问题，咱们但愿尽可能散布式地引入多种新时刻，而不是聚积在某一代。
最安全的聘请是更正传统时刻，但它如故达到了极限。从第9代（V9）到第13代（V13），共五代，每一代齐将继承一项新的基本时刻。这简略等于极限了。
https://www.semiconductor-digest.com/how-etch-breakthroughs-are-tackling-3d-nand-scaling-challenges-on-the-path-to-1000-layers/
https://pc.watch.impress.co.jp/docs/column/semicon/1558855.html
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